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利用片上高速網絡(2D NoC),創新實現FPGA內部超高帶寬邏輯互連

—— 一個運用NoC來優化加解密設計的例子
作者:Achronix資深現場應用工程師 黃侖時間:2020-02-28來源:電子產品世界收藏

Achronix 最新基于臺積電(TSMC)的7nm FinFET工藝的Speedster7t FPGA器件包含了革命性的新型二維片上網絡(2D NoC)。2D NoC如同在FPGA可編程邏輯結構上運行的高速公路網絡一樣,為FPGA外部高速接口和內部可編程邏輯的數據傳輸提供了(~27Tbps)。

本文引用地址:http://www.opuaih.live/article/202002/410402.htm

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圖1  Speedster 7t FPGA結構圖

NoC使用一系列高速的行和列網絡通路在整個FPGA內部分發數據,從而在整個FPGA結構中以水平和垂直方式分發數據流量。NoC中的每一行或每一列都有兩個256位的、單向的、行業標準的AXI通道,可以在每個方向上以512Gbps(256bit x 2GHz)的傳輸速率運行。

NoC為FPGA設計提供了幾項重要優勢,包括:

l提高設計的性能。

l減少邏輯資源閑置,在高資源占用設計中降低布局布線擁塞的風險。

l減小功耗。

l簡化邏輯設計,由NoC去替代傳統的邏輯去做高速接口和總線管理。

l實現真正的模塊化設計。

本文用一個具體的FPGA設計例子來展現NoC在FPGA內部邏輯互連中發揮的重要作用。本設計主要是實現三重數據加密解密算法()。該算法是DES加密算法的一種模式,它是對于每個數據塊應用三次DES加密算法,通過增加DES的密鑰長度增加安全性。

在該FPGA設計中,我們將輸入輸出管腳放在的FPGA上下左右四個方向上。上面管腳進來的數據經過邏輯1進行解密然后通過藍色的走線送到邏輯2加密以后從下面的管腳送出。左邊管腳進來的數據經過邏輯3進行解密然后通過紅色的走線送到邏輯4加密以后從右邊的管腳送出。如圖2 所示。

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圖2  設計(沒有用NoC)后端布局布線圖

本設計遇到的問題如下:

l加密和解密模塊中間的連線延時太長,如果不增加流水寄存器(pipeline),設計性能會收到很大限制。但是由于連接總線位寬是256位,增加幾級流水寄存器又會占用很多額外的寄存器資源。

l上下模塊之間的連接總線和左右模塊之間的連接總線出現了交叉,如果設計再復雜一點有可能會遇到布局布線局部擁塞,會大大增加工具布局布線時間。

上面兩個問題也是廣大FPGA設計者在復雜FPGA設計中或多或少會遇到的問題,導致的原因有可能是設計比較復雜,也有可能是硬件平臺的限制,或者設計必須連接不同位置的外圍Hard IP導致。

NoC的出現讓我們上面遇到的問題迎刃而解。NoC為FPGA邏輯內部互連提供了雙向288bit的原始數據模式(Raw data mode)。 用戶可以通過這288bit的信號進行邏輯直連或者自定義協議互連。

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圖3  利用2D NoC進行內部邏輯互連

在NoC的每個交叉點上都有兩個網絡接入點(NAP),用戶只要簡單地通過例化NAP的原語或者宏定義就可以將自己的邏輯接入到NoC并進行互連。



關鍵詞: 3DES 超高帶寬

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